Senior ASIC Physical Design Engineer

О позиции

K2 Space строит самые мощные и крупные спутники в истории, работая над миссиями от низкой околоземной орбиты до глубокого космоса. Компания привлекла более $1 млрд инвестиций и имеет контракты с коммерческими и правительственными заказчиками США. Вы будете частью команды, создающей передовые смешанные аналого-цифровые системы для спутников, которые будут запущены с 2027 года.

Чем заниматься

• Реализация полного потока физического дизайна для сложных блоков SoC и топ-уровневой интеграции
• Выполнение синтеза, floorplanning, placement & routing, CTS, STA и физической верификации
• Обеспечение timing closure и оптимизации по множеству углов и режимов
• Коллаборация с front-end, verification и DFT командами для чистого handoff
• Работа с внешними провайдерами физического дизайна и внутренними lead инженерными решениями
• Разработка скриптов и автоматизации для улучшения эффективности потока
• Поддержка sign-off активности включая DRC/LVS, IR drop, EM и анализ мощности
• Участие в chip-level интеграции, ECOs и подготовке к tapeout

Что ждут

• Бакалавр или магистр в Electrical Engineering, Computer Engineering или смежной области
• 5–10 лет опыта в ASIC physical design для сложных SoC
• Практический опыт работы со стандартными инструментами (Synopsys ICC2/Fusion Compiler, Cadence Innovus)
• Глубокое понимание timing analysis, power optimization и физических flows верификации
• Опыт работы с hierarchical или flat SoC methodologies
• Знакомство с FinFET технологиями
• Знание DFT, UPF/CPF power intent и ECO implementation
• Навыки problem-solving и ability работать cross-functionally в fast-paced environment

Будет плюсом

• Опыт работы с radiation-hardened или space-qualified ASICами
• Опыт chip-package co-design или advanced packaging (2.5D/3D)
• Знакомство с управлением physical design service vendors
• Опыт sign-off через TSMC
• Опыт работы с Gate-All-Around технологиями
• Опыт работы в cross-functional geographically distributed командах

Условия

• Базовая зарплата $170,000 – $250,000 плюс акции компании
• Комплексный пакет benefits включая медицинское страхование, dental, vision
• Страховка жизни, оплачиваемый отпуск, parental leave
• Возможность работы над передовыми космическими проектами
• Участие в запуске технологий на реальных спутниках

Навыки

• Synopsys IC Compiler II
• Cadence Innovus
• Physical Design
• SoC Design
• Static Timing Analysis
• FinFET
• Design Rule Checking
• Layout Versus Schematic
• Power Integrity
• IR Drop Analysis
• Electromigration
• Floorplanning
• Placement and Routing
• Clock Tree Synthesis
• DFT
• UPF
• ECO
• Tapeout
• Space-Qualified ASIC

Могут спросить на собеседовании

1. Расскажите о вашем опыте работы с full physical design flow от synthesis до GDSII для сложных SoC.
2. Какие методы вы применяли для timing closure при работе с многими corners и modes?
3. Как вы работали с external physical design service providers и решали issues в collaboration?
4. Опишите ваш опыт работы с radiation-hardened или space-qualified ASIC проектами.
5. Приведите пример решения проблемы power integrity или IR drop в вашем проекте.