Senior Logic Design Engineer

О позиции

В этой роли вы будете проектировать и оптимизировать высокоскоростную цифровую логику со строгими требованиями к задержкам и таймингам. Вы будете работать вместе с системными архитекторами, инженерами верификации, разработчиками программного обеспечения и аппаратными специалистами в международной инженерной среде. Ваш клиент — инновационная технологическая компания, разрабатывающая передовые системы управления и измерения для квантовых вычислений.

Чем заниматься

• Проектирование и реализация сложных конфигурируемых модулей RTL с низкой задержкой на языке SystemVerilog
• Разработка цифровой логики для высокопроизводительных приложений FPGA и ASIC, включая обработку сигналов, генерацию волновых форм и управление в реальном времени
• Участие в полном цикле разработки RTL от архитектуры до реализации и верификации
• Оптимизация дизайнов RTL по таймингу, задержке, использованию ресурсов и энергоэффективности
• Логический синтез, статический анализ временных параметров и оптимизация для соответствия ограничениям дизайна
• Сотрудничество с инженерами верификации для обеспечения функциональной корректности
• Анализ системных и программных требований и внедрение интерфейсов hardware-software
• Интеграция проприетарного цифрового IP в сложные архитектуры FPGA/ASIC
• Участие в ревью дизайна, отладке и непрерывном улучшении инженерных процессов

Что ждут

• Высшее образование в области электротехники или компьютерной инженерии или эквивалентный практический опыт
• 4+ лет профессионального опыта в дизайне цифровой логики FPGA или ASIC
• Сильный практический опыт разработки RTL на SystemVerilog (обязательно)
• Хорошее понимание цифровой логики, архитектуры компьютеров и микроархитектуры RTL
• Опыт логического синтеза, статического анализа временных параметров и оптимизации таймингов
• Практический опыт workflow разработки и реализации FPGA или ASIC
• Понимание crossing между доменами тактов, синхронной цифровой схемотехники и аппаратных интерфейсов
• Опыт симуляционной верификации RTL и отладки
• Сильные аналитические навыки, решение проблем и коммуникация
• Владение английским на уровне, достаточном для эффективной коллаборации в международной команде

Будет плюсом

• Опыт с платформами AMD/Xilinx FPGA, особенно AMD Versal
• Опыт с инструментами AMD Vivado и смежными инструментами реализации FPGA
• Знакомство с симуляторами Synopsys VCS, Siemens Questa или аналогами
• Опыт в цифровой обработке сигналов, генерации волновых форм или высокоскоростной сборе данных
• Опыт разработки детерминированных ультранизкозадержных цифровых систем
• Знакомство с интерфейсами AXI, PCIe, DDR или другими высокопроизводительными аппаратными интерфейсами
• Опыт разработки RTL под ASIC и переиспользуемого цифрового IP
• Знание Python, Tcl или других языков автоматизации разработки
• Опыт hardware-software co-design и embedded систем
• Опыт в квантовых вычислениях, телекоммуникациях или измерительном оборудовании

Условия

• Работа вместе с лучшими специалистами в дружелюбной открытой среде
• Возможность участвовать в проектах глобального масштаба с большим влиянием
• Доступ к внутренним событиям: митапам, конференциям, воркшопам
• Доступ к Udemy, языковым курсам и сертифицированным обучениям за счёт компании
• Гибкость работы с возможностью полностью удалённой занятости
• Компенсация премиальной медицинской страховки через Luxmed
• Доступ к платформе льгот MyBenefit для выбора преимуществ под ваш образ жизни
• Возможность внутреннего перемещения и изучения различных доменов

Навыки

• SystemVerilog
• RTL Design
• FPGA Design
• ASIC Design
• Digital Logic Design
• Static Timing Analysis
• Logic Synthesis
• Xilinx Vivado
• AMD Versal
• Clock Domain Crossing
• Hardware Verification
• Signal Processing
• AXI Interface
• High-Speed Data Interfaces
• Python
• Tcl
• Embedded Systems
• Low-Latency Design

Могут спросить на собеседовании

1. Расскажите о вашем самом сложном проекте в области FPGA/ASIC дизайна и какие вызовы вам пришлось преодолеть.
2. Как вы обеспечиваете соответствие требованиям по таймингу в высокопроизводительных цифровых системах?
3. Опишите ваш подход к решению проблем clock domain crossing в дизайнe.
4. Какие инструменты симуляции и верификации вы используете и как организуете coverage?
5. Как вы взаимодействуете с командой верификации и software разработчиками?