RTL Design Engineer – Interconnect & Network Datapath

О позиции

Команда Hardware в OpenAI разрабатывает кастомный кремний и системные решения для масштабных задач AI-обучения и инференса. SoC-команда охватывает все этапы: архитектуру, RTL, верификацию, физический дизайн, прошивку и системное проектирование. Эта роль — старший инженер с широким техническим владением, отвечающий за интерконнект-подсистемы AI-акселератора нового поколения, строящегося для суперкомпьютерной инфраструктуры OpenAI.

Будет плюсом

• Опыт проектирования интерконнектов для AI-акселераторов, GPU, CPU или датацентрового кремния
• Знание memory consistency, виртуализации, изоляции, RAS, телеметрии и требований безопасности в SoC
• Опыт моделирования производительности NoC, симуляции трафика, эмуляции или FPGA-прототипирования
• Опыт руководства RTL-поставкой для первого поколения кремниевых программ или быстро эволюционирующих платформ

Условия

• Работа над кастомным AI-акселератором мирового уровня в одной из ведущих AI-компаний
• Гибридный формат работы: 3 дня в офисе в Сан-Франциско
• Помощь с релокацией для новых сотрудников
• Широкая техническая ответственность и влияние на ключевые архитектурные решения
• Сотрудничество с лучшими специалистами в области аппаратного обеспечения для AI

Навыки

• RTL Design
• SystemVerilog
• Verilog
• Network-on-Chip (NoC)
• SoC Design
• AXI
• PCIe
• CXL
• RDMA
• RoCE
• APB
• Ethernet
• Clock Domain Crossing (CDC)
• Static Timing Analysis (STA)
• Formal Verification
• Logic Synthesis
• Design for Test (DFT)
• Physical Design
• Microarchitecture
• FPGA Prototyping
• Cache Coherence
• HPC Interconnects

Могут спросить на собеседовании

1. Опишите наиболее сложный NoC или SoC-интерконнект, который вы проектировали. Какую топологию и механизм арбитрации вы выбрали и почему?
2. Как вы обеспечивали отсутствие дедлоков в многоузловой когерентной фабрике? Какие механизмы flow control применяли?
3. Расскажите о вашем опыте работы с протоколами CXL или PCIe в контексте chip-to-chip интерфейсов. С какими трудностями вы столкнулись при реализации?
4. Как вы организуете взаимодействие между командами RTL, физического дизайна и верификации при закрытии тайминга для высокочастотного интерконнект-блока?
5. Как бы вы подошли к моделированию производительности новой NoC-фабрики для AI-акселератора до начала полноценной RTL-реализации?