Senior Logic Design Engineer

О позиции

Мы ищем опытного Senior Logic Design Engineer для участия в разработке высокопроизводительных цифровых логических систем для контрольных платформ на базе FPGA и ASIC. Вы будете работать вместе с архитекторами, инженерами верификации, разработчиками ПО и аппаратными специалистами в международном инженерном окружении. Клиент — инновационная технологическая компания, разрабатывающая передовые системы управления и измерения для квантовых вычислений.

Чем заниматься

• Проектирование и реализация сложных, конфигурируемых модулей RTL с низкой задержкой на SystemVerilog
• Разработка цифровой логики для высокопроизводительных применений FPGA и ASIC, включая обработку сигналов и генерацию волновых форм
• Участие во всем жизненном цикле RTL-разработки — от архитектуры до реализации и верификации
• Оптимизация проектов RTL по таймингу, задержке, использованию ресурсов и энергоэффективности
• Логический синтез, статический анализ времени (STA) и оптимизация для соблюдения проектных ограничений
• Сотрудничество с инженерами верификации для обеспечения функциональной корректности
• Анализ системных требований и внедрение интерфейсов между аппаратным и программным обеспечением
• Интеграция проприетарной цифровой IP в сложные FPGA/ASIC архитектуры
• Участие в обзорах проектирования, отладке и совершенствовании инженерных процессов

Что ждут

• Бакалавр или магистр электротехники, компьютерной инженерии или смежной области, либо эквивалент практического опыта
• 4+ лет профессионального опыта в FPGA или ASIC дизайне цифровой логики
• Сильный практический опыт разработки RTL на SystemVerilog (обязательно)
• Твёрдое понимание цифровой логики, архитектуры компьютеров и микроархитектуры RTL
• Опыт работы с логическим синтезом, статическим анализом времени (STA) и оптимизацией таймингов
• Практический опыт рабочих потоков дизайна и имплементации FPGA или ASIC
• Понимание перехода межчасовыми доменами (CDC), синхронного цифрового дизайна и аппаратных интерфейсов
• Опыт симуляционной верификации RTL и отладки
• Аналитические навыки и отличное знание английского языка для международного взаимодействия

Будет плюсом

• Опыт работы с платформами AMD/Xilinx FPGA, особенно AMD Versal
• Знание инструментов AMD Vivado и связанных инструментов имплементации FPGA
• Опыт работы с инструментами симуляции Synopsys VCS, Siemens Questa или аналогами
• Опыт в DSP, генерации волновых форм или высокоскоростной дискретизации данных
• Опыт создания детерминированных систем ультра-низкой задержки
• Знание AXI, PCIe, DDR или других высокопроизводительных интерфейсов
• Опыт разработки ASIC-ориентированной RTL и переиспользуемой цифровой IP
• Знание Python/Tcl для автоматизации разработки
• Опыт в ко-дизайне HW/SW и embedded-системах
• Опыт в квантовых вычислениях или телекоммуникациях

Условия

• Работа с топ-профессионалами в дружелюбной среде с открытыми дверями
• Карьерный рост через крупные проекты глобального масштаба
• Обучение: внутренние встречи, конференции, воркшопы, доступ к Udemy, оплачиваемые сертификаты
• Гибкий график — работа удалённо или из офиса по вашему выбору
• Медицинская страховка Regina Maria, талоны на питание 40 рона нетто/день

Навыки

• SystemVerilog
• RTL Design
• FPGA Design
• ASIC Design
• Digital Logic Design
• Static Timing Analysis
• Vivado
• Xilinx
• Clock Domain Crossing
• Hardware Verification
• AMD Versal
• Synopsys VCS
• Quartus

Могут спросить на собеседовании

1. Расскажите о вашем опыте работы с SystemVerilog при разработке RTL-проектов для FPGA или ASIC
2. Как вы подходите к оптимизации дизайна RTL по timing-метам и что делаете, если не можете уложиться в требования?
3. Опишите сложный кейс перехода межчасовыми доменами (CDC), с которым вы сталкивались, и как вы его решали
4. Приведите пример вашего участия в полном цикле RTL-разработки от архитектуры до верификации
5. Как вы работаете совместно с командой верификации для обеспечения test coverage? Какие инструменты используете?