Design Verification Engineer

О позиции

Altera — независимая FPGA-компания, недавно отделённая от Intel. Мы разрабатываем программируемую логику для центров обработки данных, телекоммуникационной инфраструктуры, AI-ускорителей и промышленных систем. Команда верификации работает над самыми технически сложными чипами отрасли, включая цифровые и аналоговые блоки, DSP-конвейеры и ко-верификацию firmware и hardware. Это идеальная позиция для инженера на раннем этапе карьеры, желающего получить глубокую экспертизу в high-speed silicon verification.

Чем заниматься

• Разработка и поддержка verification environments на SystemVerilog/UVM для SerDes и PHY блоков
• Написание testbenches, моделей функционального покрытия и assertions
• Запуск симуляций, анализ сбоев и отладка проблем в RTL и testbench
• Сотрудничество с командами дизайна, архитектуры и аналоговых специалистов на уровне блоков и top-level verification

Что ждут

• Бакалавр в области Electrical Engineering, Computer Engineering или эквивалентное образование
• 0–5 лет опыта в digital design или verification (стажировки, академические проекты или индустрия)
• Знание SystemVerilog и базовое понимание концепций UVM
• Твёрдые основы digital design: синхронная логика, FSM, pipelining, clock domain crossing
• Аналитический склад ума и навыки отладки
• Хорошие коммуникативные навыки английского языка (письмо и устная речь)
• Предпочтительно проживание в городе Яссы, Romania

Будет плюсом

• Опыт работы с SerDes IP или физическими слоями интерфейсов
• Знание PCIe, Ethernet или других industry-standard protocols
• Участие в разработке silicon, который поставляется в production
• Опыт ко-верификации hardware и firmware

Условия

• Работа над технологически сложными проектами реального silicon в производство
• Возможность учиться и расти под руководством опытных инженеров
• Глубокая техническая экспертиза в high-speed verification
• Стабильная компания с историей десятилетий FPGA heritage
• Командная среда и прозрачные карьерные перспективы

Навыки

• SystemVerilog
• UVM
• Verification
• Digital Design
• Testbench Development
• Functional Coverage
• Assertion-Based Verification
• RTL Debugging
• Simulation
• FPGA
• SerDes
• PCIe
• Clock Domain Crossing
• Finite State Machines
• Pipelining

Могут спросить на собеседовании

1. Опишите ваш опыт работы с SystemVerilog и UVM. Какой был ваш последний проект?
2. Как вы подходите к отладке проблемы в RTL или testbench? Приведите пример.
3. Что такое clock domain crossing и какие есть основные методы его решения?
4. Как вы обеспечиваете достаточный coverage в verification environment?