Expert Logic Design Engineer

О позиции

Компания Ciklum — международный разработчик кастомных решений для мультинациональных организаций и стартапов. Клиент этой роли — инновационная технологическая компания, создающая системы управления для квантовых вычислений, где необходимо обеспечить точную синхронизацию сложных квантовых систем. Вы будете работать вместе с архитекторами, инженерами верификации и разработчиками ПО над созданием проприетарной цифровой IP.

Чем заниматься

• Архитектура, микроархитектура и RTL-реализация высокопроизводительных подсистем на FPGA/ASIC
• Проектирование и оптимизация низкозадержанных цифровых схем на SystemVerilog
• Ведение端到-end разработки цифровой IP от требований до интеграции
• Принятие архитектурных решений для оптимизации timing, latency, resource utilization и power efficiency
• Решение задач timing closure, clock-domain crossing и критических путей
• Разработка цифровых процессинговых архитектур, сигнальных pipeline и детерминированного реалтайм контроля
• Определение hardware-software интерфейсов
• Сотрудничество с инженерами верификации по стратегиям тестирования
• Ревью RTL-дизайнов и техническое руководство командам"], "Драйв best practices качества дизайна и технических улучшений

Что ждут

• Бакалавр или магистр в Electrical/Computer Engineering или практический опыт
• 6+ лет опыта в FPGA/ASIC digital logic design
• Экспертное владение SystemVerilog RTL design
• Опыт определения digital архитектуры и microarchitectures
• Глубокое понимание RTL optimization, synthesis, STA и timing closure
• Знание synchronous digital design, CDC, clocking architectures
• Опыт с FPGA/ASIC development methodologies и constraints
• Умение оценивать architectural trade-offs и решать технические проблемы
• Техническое лидерство и навыки коммуникации
• Английский язык достаточный для международного взаимодействия

Будет плюсом

• Опыт с AMD/Xilinx FPGA, особенно Versal
• Продвинутый Vivado, timing closure
• Опыт с Synopsys VCS, Siemens Questa
• Опыт ASIC digital IP и миграции FPGA-to-ASIC
• DSP pipelines, waveform generation, real-time control
• Глубокое понимание nanosecond-scale timing
• Высокоскоростные интерфейсы AXI, PCIe, DDR
• PPA optimization
• Python, Tcl для EDA automation
• Менторство старших инженеров
• Опыт в quantum computing, semiconductor development

Условия

• Работа в дружеской открытой среде вместе с профессионалами уровня
• Крупномасштабные проекты глобального влияния
• Обучение через meetups, конференции, Udemy и корпоративные сертификаты
• Внутренняя мобильность между разными доменами
• Гибридный формат: удалённо или из офиса (Бухарест)
• Медицинская страховка Regina Maria
• Обеды 40 RON нетто/день

Навыки

• SystemVerilog
• FPGA
• ASIC
• RTL Design
• Timing Closure
• Static Timing Analysis
• CDC
• AMD Versal
• Xilinx Vivado
• Synopsys VCS
• Siemens Questa
• AXI
• PCIe
• DDR
• DSP
• Python
• Tcl
• Hardware Architecture
• Digital Logic Design

Могут спросить на собеседовании

1. Как вы подходите к timing closure в сложных FPGA проектах с множественными clock domains?
2. Приведите пример архитектуры, которую вы спроектировали самостоятельно от spec до имплементации.
3. Какие trade-offs вы рассматриваете при выборе между пьесией, area и power в DSP pipeline?
4. Как вы организуете verification strategy для сложной цифровой системы?
5. Что известно о применении FPGA в квантовых системах управления?