Senior Logic Design Engineer

О позиции

Мы — Ciklum, компания по созданию пользовательских продуктов, которая помогает крупным международным организациям и растущим стартапам решать сложные бизнес-задачи. Вакансия связана с разработкой передовых контрольных и измерительных систем для квантовых вычислений. Вы будете работать в инновационном технологическом проекте на стыке аппаратного и программного обеспечения, создавая платформы точного управления сложными квантовыми системами.

Чем заниматься

• Проектировать и реализовывать сложные настраиваемые модули RTL с низкой задержкой на SystemVerilog
• Разрабатывать цифровую логику для высокопроизводительных FPGA и ASIC применений, включая обработку сигналов и генерацию волн
• Участвовать во всем жизненном цикле разработки RTL — от архитектуры до верификации и реализации
• Оптимизировать RTL-проекции по timing, задержкам, использованию ресурсов и энергоэффективности
• Выполнять логический синтез, статический анализ timing и оптимизацию для соответствия ограничениям дизайна
• Сотрудничать с инженерами по верификации для обеспечения функциональной корректности
• Анализировать системные требования и реализовывать аппаратно-программные интерфейсы
• Интегрировать собственный цифровой IP в сложные FPGA/ASIC архитектуры
• Участвовать в обзорах дизайна, отладке и улучшении инженерных процессов

Что ждут

• Бакалавр или магистр в электротехнике, компьютерной инженерии или смежной технической дисциплине, либо эквивалентный практический опыт
• 4+ года профессионального опыта в FPGA или ASIC разработке цифровой логики
• Практический опыт разработки RTL на SystemVerilog (обязательно)
• Твёрдое понимание цифровой логики, архитектуры компьютеров и RTL микроархитектуры
• Опыт работы с логическим синтезом, статическим анализом timing (STA) и оптимизацией timing
• Практический опыт проектирования и внедрения FPGA или ASIC рабочих потоков
• Понимание кросс-доменных переходов clock-domain crossing (CDC), синхронной цифровой схемотехники
• Опыт симуляционного тестирования RTL и отладки
• Продвинутый уровень английского для работы в международной команде

Будет плюсом

• Опыт с AMD/Xilinx FPGA платформами, особенно AMD Versal
• Опыт с AMD Vivado и инструментами FPGA имплементации
• Знание систем верификации типа Synopsys VCS, Siemens Questa
• Опыт в цифровой обработке сигналов (DSP), генерации волн, высокоскоростном сборе данных
• Опыт разработки детерминированных низколатентных цифровых систем
• Знание AXI, PCIe, DDR или других производительных аппаратных интерфейсов
• Опыт ASIC-oriented RTL разработки и переиспользуемого цифрового IP
• Знание Python, Tcl для автоматизации разработки
• Опыт hardware-software co-design и встроенных систем
• Опыт в квантовых вычислениях, телекоммуникациях, измерительном оборудовании

Условия

• Гибкий график работы
• Возможность удалённой работы / home office
• 5 недель оплачиваемого отпуска
• 5 дней больничного
• Спортивная карта Multisport Card
• Доплата на питание
• Внутренние обучающие программы, воркшопы и семинары
• Оплачиваемая сертификация и техническое обучение
• Возможность участия в международных конференциях
• Свежие фрукты, кофе и еженедельные завтраки в офисе
• Бонус за лояльность после 5, 10, 15 лет работы
• Реферальная программа вознаграждений
• Корпоративные мероприятия, тимбилдинги и выездные активности
• Гибридный формат работы в офисах Праги, Храдц-Кралове и Злина

Навыки

• SystemVerilog
• RTL Design
• FPGA Development
• ASIC Design
• Digital Logic Design
• Static Timing Analysis
• Xilinx Vivado
• Logic Synthesis
• RTL Verification
• Clock Domain Crossing
• AXI Protocol
• PCIe
• Hardware Interfaces
• VCS
• Questa
• AMD Versal
• Signal Processing
• Python
• Tcl
• Hardware-Software Co-design

Могут спросить на собеседовании

1. Расскажите о вашем наиболее сложном проекте по RTL-разработке на SystemVerilog. С какими проблемами вы столкнулись и как их решили?
2. Как вы организуете процесс оптимизации timing в больших FPGA проектах? Опишите ваш workflow.
3. Что такое clock domain crossing? Опишите разные подходы к решению проблемы CDC и когда применять каждый.
4. Как вы обеспечиваете покрытие верификации при тестировании сложных RTL модулей? Какие инструменты и методики используете?
5. Опишите опыт интеграции собственного IP в большие системы. С какими проблемами сталкивались?